實(shí)踐中，要正確運(yùn)用電容進(jìn)行電源解耦，必須了解電容的頻率特性。實(shí)際上并沒有抱負(fù)的電容，這便是為什么人們常常聽到“電容不僅僅是電容”。實(shí)用型電容器總有一些寄生參數(shù)，它們在低頻時(shí)體現(xiàn)得不顯著，但在高頻時(shí)，它們的重要性可能超過了容值本身。由磁場能量改變的角度能夠很容易了解，當(dāng)電流發(fā)生改變時(shí)，磁場能量也會(huì)發(fā)生改變，但能量躍升是不可能的，體現(xiàn)了電感的特性。在必定程度上能夠延緩電容電流的改變，增大電感能夠提高電容充放電阻抗，從而延長電源全體反應(yīng)時(shí)間。

自振頻點(diǎn)是區(qū)分諧振與電容的兼容性還是感性的分界點(diǎn)，頻率高于諧振頻率時(shí)，“電容就不再是電容”，退耦作用也隨之減小。一般小型封裝的等效串電感比寬封裝具有更高的等效串電感，而寬體封裝的等效串電感比窄體封裝更高，這與其等效串電感有關(guān)。將一些大的電容放在電路板上，一般是坦電容或電解電容。這類電容的ESL較低，但是ESR很高，所以Q值很低，運(yùn)用頻率規(guī)模很廣，非常適合板級(jí)電源濾波。質(zhì)量因數(shù)越高，電路在電感或電容上的電壓就越高，附加電壓就越多。在必定頻偏下，Q值越高，電流衰減越快，諧振曲線越尖利。換句話說，等離子表面處理器電路的挑選性是由電路的Q元素決定的，電源完整性Q值越高，挑選性越好。
       愛特維等離子表面處理器電源完整性部分的解耦規(guī)劃辦法為了確保邏輯電路正常工作，有必要表示電路邏輯狀態(tài)的電平值以必定的比例下降。例如，對于3.3V邏輯，高電壓大于2V是邏輯1，低電壓小于0.8V是邏輯0。將電容置于鄰近器件上，并跨接于電源插頭與地插頭之間。一般情況下，電容充電，貯存部分電量。等離子表面處理器電源功率整流器不需要VCC來供應(yīng)電路轉(zhuǎn)化所需的瞬態(tài)電流，電容相當(dāng)于一小塊電源。因而，電源和地端的寄生電感都被繞道掉了，在這一段時(shí)間內(nèi)，寄生電感沒有電流流過，因而也不存在感應(yīng)電壓。通常將兩個(gè)或多個(gè)電容平行放置，以減小電容本身的串聯(lián)電感，從而降低電容充放電回路的阻抗。留意：電容的放置，設(shè)備間隔，設(shè)備方式，電容選擇。